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- 대졸이상 (전기전자, 컴퓨터공학 관련전공자) - 관련경력 3년 이상 - C/C++ language - Python/Perl/Shell script - Verilog, SystemVerilog - System Bus(AXI, AHB, APB) 설계 또는 개발 경험 有

- VIP, UVM 기반 검증 有 우대

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