자격 요건
• 전기전자공학, 컴퓨터공학 또는 관련 분야 학사 또는 석사 학위 보유
• RTL 설계 및 SoC 개발 경력 5년 이상
• 컴퓨터 아키텍처에 대한 폭넓은 지식과 실무 경험
• Pipeline, Cache, Memory System을 포함한 CPU, GPU, NPU 아키텍처에 대한 이해
• 양산(Mass Production) 칩 설계 및 출시 경험
• Verilog 또는 VHDL에 대한 숙련도 및 ASIC/FPGA 설계 프로세스에 대한 이해
• Cadence, Synopsys, Mentor Graphics 등 EDA Tool 사용 경험
• 우수한 문제 해결 능력 및 원활한 커뮤니케이션 역량
• [Tools and Technologies]
- Language: Verilog, SystemVerilog, C/C++, Python, TCL
- Synthesis and Timing: Synopsys DC, Cadence Genus, PrimeTime
- Simulation and Debugging: ModelSim, VCS, DVE
- Protocols: AMBA (AXI, AHB, APB), PCIe, UCIe, etc.
- Version Control: Git, Perforce