• AI chip (APU) 개발을 위한 Layout 경력 엔지니어 채용

• Analog block layout 설계 - ADC, DAC, oscillator, reference, regulator 등 - Parasitic, matching 영향을 고려한 layout • Noise coupling, IR drop, latch-up, reliability를 고려한 layout • ESD protection 회로 설계 및 layout • SoC chip block-to-chip integration • Chip verification - DRC, LVS, ERC 검증 및 post-layout 이슈 해결 • Foundry PDK 기반의 layout 설계 및 tape-out 지원

• 전자, 반도체 관련 공학 전공 학사 이상 • Full custom layout 경력 3년 이상 • Cadence virtuoso, PVS, calibre mentor 기반 실무 경험

• Sub-micron 공정 (≤28nm) layout 경험 • SoC chip 및 full custom layout 전문성 • ESD Protection 설계 및 layout 실무 경험 • Cadence virtuoso XL, Mentor Calibre 활용 능력 • SKILL 및 SVRF coding 전문성 및 업무 자동화 활용 능력 • 다양한 foundary의 PDK에 이해 및 tape-out process 경험 • 문제 해결 능력 및 논리적 사고 • Analog 설계 엔지니어와의 원활한 협업 및 커뮤니케이션 • 새로운 기술 학습에 대한 적극성

• 서류 전형 (이력서, 경력기술서, 포트폴리오) • 기술 면접 (검증 방법론, 테스트벤치 설계, 디버깅, 아키텍처 이해도 평가) • 조직 적합도/협업 면접 • 최종 합격 및 입사

• 지원금/보험 : 건강검진, 각종 경조사 지원 • 급여제도 : 퇴직연금, 우수사원포상, 스톡옵션 • 선물 : 명절선물/귀향비, 장기근속 선물 • 교육/생활 : 자기계발비 지원, 식비 지원 • 근무 환경 : 안마실/안마의자, 스탠딩 책상 • 조직문화 : 자유복장, 자유로운 연차사용, 출산 장려 • 출퇴근 : 탄력근무제 • 리프레시 : 연차, 여름휴가, 경조휴가제, 포상휴가, 산전 후 휴가, 육아휴직, 남성출산휴가 • 고용형태: 정규직