2025 ​글로벌 AI 100’ ​선정기업

[직무소개] 당사는 SoC그룹 DV팀에 합류할 숙련된 Design Verification Engineer를 채용하고자 합니다. 본 포지션은 SoC(System on a Chip) Top과 각종 IP의 function 및 performance 검증 분야에서 3년 이상의 관련 경력을 보유한 인재를 대상으로 하며, Design Verification flow에 대한 깊은 이해도를 요구합니다. Testbench/Test 설계부터 Verification signoff까지 담당하며, Architect/RTL Designer들과의 원활한 커뮤니케이션 역량이 필요합니다. Design Specification으로부터 Testplan 작성 및 Corner case들을 도출해 내고, bug의 발견 및 root cause를 파악하며, 주어진 일정 내에 높은 수준의 Verification signoff를 달성할 수 있는 인재를 선호합니다. [담당업무] Verification planning 및 testbench architecturing Design specification을 기반으로 testplan 작성 Directed and constraint random test 작성 Functional coverage(cover points) 작성 Scoreboard and assertions 작성 UVM testbench and test 개발 Reusable and consistent test environment 개발 Verification signoff Code/functional coverage 달성 Signoff checklist 작성 및 달성 DV infrastructure and methodology Infrastructure 및 DV methodology 자동화 In house VIP 개발 Advanced verification methodology 개발

경력: 학사이상 10년 이상 전기전자공학, 컴퓨터공학 또는 관련 분야 학사 또는 석사 학위 보유 Digital Logic Design Verification 경력 3년 이상 System Verilog와 UVM에 대한 높은 이해도 UVM based testbench 개발 경험 Complex designs에 대한 경험과 높은 수준의 debugging 스킬 유관 부서 및 타 회사와 커뮤니케이션 능력

Formal verification 경험 Design verification modeling (C++, SystemC) 경험 Serial/parallel protocols (Memory, PCIe, UCIe) 경험

서류- 면접

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