Analog-PIM 기술을 기반으로 고성능·초저전력 AI 반도체와 온디바이스·엣지 AI 솔루션을 개발하는 팹리스 기업입니다. 2세대 PIM AI 반도체 ‘MINT’ 양산과 다양한 AI 서비스 실증을 완료했으며 최근 일본 법인 설립, Pre-A 투자 유치 및 해외 사업 협력을 통해 글로벌 시장 진출과 차세대 제품 개발을 확대하고 있습니다.

• 채용부문: RTL Design Engineer 사세 확장을 위한 충원 주요업무 Digital Logic 및 IP 설계: AI Chip 또는 SoC 내에서 동작하는 Digital Logic 및 IP를 설계, 구현하고 Debug합니다. RTL 설계 및 검증 연계: Verilog/SystemVerilog 기반 RTL을 설계하고, HDL Simulator를 활용하여 기능 검증 및 Debug를 수행합니다. Verilog RTL Simulation 및 Verification: Verilog RTL Simulation을 수행하여 설계 기능을 검증하고, Simulation 결과를 분석하여 RTL 설계 이슈를 식별·개선합니다. IP Integration: 담당 IP를 상위 IP 또는 SoC 구조에 통합하고, 인터페이스, 제어 로직, 데이터 경로가 시스템 요구사항에 맞게 동작하도록 설계합니다. Front-end Design Flow 수행: Lint, CDC, Synthesis, ECO 등 Front-end Integration 업무를 수행하고, STA 및 Physical Design 단계와 연계될 수 있도록 설계 품질을 관리합니다. Design Automation: Python, Perl, Tcl 등 Script 언어를 활용하여 반복적인 설계·검증 업무를 자동화하고 개발 효율을 개선합니다. Cross-functional Collaboration: SoC Design, SoC Design Verification, Emulation, STA, Physical Design 팀과 협업하여 IP 통합, 검증, Timing Closure 및 Silicon Bring-up 준비를 지원합니다. Software/System 협업: Software 및 System 팀과 협업하여 HW/SW Interface, Register, Control Flow 등이 시스템 수준에서 안정적으로 동작하도록 지원합니다. 문서화 및 설계 리뷰: 설계 사양서, RTL 설계 문서, Interface 문서, Debug 결과 및 검증 관련 문서를 작성하고 설계 리뷰에 참여합니다. 입사 후 후보자에게 기대하는 역할 Analog computing chip 과 연동하는 ARM Cortex 기반 MCU 개발을 목표로 하고 있습니다. 해당 Chip Design의 주도적인 역할 수행을 기대합니다.

• 자격요건(필수) 경력: Digital ASIC/SoC 설계 분야에서 8년 이상의 실무 경험을 보유하신 분 RTL 설계 역량: Verilog/SystemVerilog를 활용한 RTL 설계 및 Debug 경험을 보유하신 분 ASIC/SoC 설계 Flow 이해도: RTL 설계부터 Simulation, Lint, CDC, Synthesis, STA, ECO, Silicon Characterization까지 Digital ASIC/SoC Front-end Design Flow에 대한 이해와 경험을 보유하신 분 사양 분석 역량: Project Specification을 이해하고, 기능 요구사항, Interface 요구사항, 검증 항목을 체계적으로 도출할 수 있는 분 Debug 역량: HDL Simulator를 활용하여 RTL Simulation 결과를 분석하고, 설계 이슈를 Debug한 경험을 보유하신 분 EDA Tool 활용 역량: Synopsys 또는 Cadence 계열 EDA Tool을 활용한 Simulation, Synthesis, Timing(STA), Formal Verification, Assertion-based Verification 관련 경험 또는 이해를 보유하신 분 협업 역량: Design Verification, Emulation, STA, Physical Design, Software, System 팀과 협업하여 설계 품질을 개선한 경험 또는 원활한 커뮤니케이션 역량을 보유하신 분 문서화 역량: 설계 사양서, Interface 문서, Debug Report, Review 자료 등 기술 문서 작성 역량을 보유하신 분

• 우대사항 **딥러닝 모델 관련 업무 유경험자를 선호합니다. MCU, DMA, Memory Controller 설계 경험 보유자 Flash, DRAM, SRAM 등 Memory Interface 또는 Memory Controller 설계 경험 보유자 AI Chip, SoC, ASIC 또는 반도체 IP 개발 경험 보유자 ARM 기반 SoC 설계 경험 보유자 ARM 기반 SoC Platform 및 Peripheral IP 설계 경험 보유자 (예: AHB, AXI 기반 SoC Platform 및 Peripheral IP 설계) AMBA 기반 Bus Interface 설계 경험 보유자 (예: AXI, AHB, APB 등) Register, Control Logic, FSM, Data Path 설계 경험 보유자 Lint, CDC, Synthesis, STA, ECO 등 Front-end Sign-off Flow 경험 보유자 SystemVerilog Assertion, Formal Verification 또는 Testbench 개발 경험 보유자 Emulation, FPGA Prototyping 또는 Silicon Bring-up 협업 경험 보유자 Python, Perl, Tcl, Shell Script 등을 활용한 설계 자동화 경험 보유자 Software/System 팀과의 HW/SW Interface 협업 경험 보유자 전기전자공학, 반도체공학 또는 관련 전공 석사 또는 박사 학위 보유자

연봉 : 경력 및 전직장 연봉을 검토하여 판단/협의 가능 고정OT제 정기·고정 성과급 및 인센티브 없음 경영성과 등에 따른 비정기 성과급 지급 특허 출원·등록 자료를 담당하거나 지원한 경우 직무발명보상금 지급 복지 1분 단위 시차출퇴근제 운영(출근시간: 8시 ~ 10시) 통신비 지원(월 5만원) 무제한 음료 및 간식 제공 건물 내 구내식당 이용 시 점심식사 비용 지원 생일 휴가 근로자 휴가지원 사업참여 건강검진 휴가 및 지원금(30만원) 담당업무 강점 : 연구개발에 머무르지 않고 실제 양산 경험을 보유한 PIM AI 반도체 기업으로 차세대 멀티코어 칩의 설계부터 Tape-out, 실리콘 검증 및 제품화까지 전 과정에 참여할 수 있습니다. 소규모 핵심 개발조직에서 높은 기술적 자율성과 오너십을 바탕으로 본인의 설계가 실제 제품에 반영되는 경험을 할 수 있습니다.

성남시 분당구 판교로