• SoC / Subsystem Architecture 및 RTL 설계 • IP Integration 및 Functional Verification • RTL Design부터 Simulation, Synthesis, Static Analysis까지 ASIC Design Flow 수행

* 주요 업무 • Verilog / SystemVerilog 기반 RTL 설계 및 Verification • System Requirement 기반 Microarchitecture 설계 및 구현 • Peripheral IP / SoC / Subsystem의 RTL 설계 및 Integration / Verification • ASIC Design Flow 수행 및 결과 분석 (Lint / CDC / RDC / Synthesis / STA)

* 자격요건 • Digital RTL Design 실무 경력 8년 이상 • Peripheral IP / SoC / Subsystem의 RTL 설계 및 Integration / Verification 경험 • AMBA Interface (AXI / AHB / APB) 설계 경험 • Synthesis 및 STA 결과 분석 경험

* 우대사항 • 관련 공학 분야 석사 또는 박사 학위 • Chip-to-Chip (C2C) Interface (PCIe / CXL / CCIX) 설계 및 Integration / Verification 경험 • Die-to-Die (D2D) Interface (UCIe / BoW) 설계 및 Integration / Verification 경험 • PCIe Endpoint / Root Complex 구성 및 System Bring-up 경험 • FPGA Prototyping 또는 Post-silicon Validation 경험 • 해외 IP Vendor와의 Technical Issue 분석 및 대응 경험 근무지 : 분당 판교 워드 국문 이력서를

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