반도체관련 기업

IP 및 Subsystem RTL 설계: Verilog / SystemVerilog를 활용한 고성능·저전력 디지털 블록 및 SoC 컨트롤러 설계 인터페이스 및 버스 프로토콜 구현: AXI / AHB / APB, PCIe, CXL, DDR/LPDDR, SoC 인터페이스 통합 및 제어 로직 설계 프론트엔드 EDA 플로우 수행: Lint, CDC(Clock Domain Crossing), RDC 검증 및 Logic Synthesis(Design Compiler), Formal Verification 수행 타이밍 및 저전력 설계: STA(Static Timing Analysis) 분석, 타이밍 제약 조건(SDC) 생성 및 클로저, UPF 기반 저전력(Power Gating, Clock Gating) 최적화 검증 및 실리콘 브링업 협업: Design Verification(DV) 팀과 Testbench 구성 협업, FPGA 에뮬레이션 및 Tape-out 이후 포스트 실리콘(Post-silicon) 랩 밸리데이션 지원

전자공학, 컴퓨터공학, 반도체공학 또는 관련 전공 학사 이상 (석/박사 우대) 디지털 논리 설계(ASIC/SoC) 실무 경력 3년 이상 RTL 언어 숙련도: Verilog 및 SystemVerilog를 이용한 설계 능력 EDA Tool 경험: Synopsys(Design Compiler, PrimeTime, SpyGlass), Cadence(Genus, Conformal) 등 인더스트리 표준 툴 활용 능력 표준 인터페이스 프로토콜(AMBA AXI/AHB/APB 등) 및 FIFO, CDC 설계에 대한 이해 Python, Perl, Tcl, Bash 등 스크립팅 언어를 활용한 설계 자동화 능력

고속 인터페이스(PCIe, CXL, UCIe 등) 또는 메모리 컨트롤러(HBM, LPDDR, DDR) 설계 AI/NPU 가속기, 데이터 프로세서(DPU), CPU/DSP 코어 설계 프로젝트 경험 저전력 설계 방법론(UPF/CPF, Power-aware synthesis) 실무 경험 FPGA 기반 프로토타이핑(Xilinx Vivado, Intel Quartus 등) 및 랩 장비 디버깅 경험 Tape-out부터 실리콘 양산(Bring-up/Characterization)까지 전체 라이프사이클 완주 경험 글로벌 고객사들과의 원활한 기술 커뮤니케이션 능력

서류접수-＞ 부서장, 임원면접-＞대표이사 면접-＞최종합격